高级 HDL 综合和 SOC 原型设计：使用 Verilog 进行 RTL 设计，作者：Vaibbhav TaraatePDF书籍下载

原名:Advanced HDL Synthesis and SOC Prototyping: RTL Design Using Verilog by Vaibbhav Taraate
作品简介:本书介绍了使用 Verilog 进行 RTL 设计、片上系统 (SOC) 设计模块的综合和时序收敛。它涵盖了复杂的 RTL 设计场景和 SOC 设计的挑战，并提供了有关 SOC 性能改进以及特定应用集成的实用信息。……